Inter-Host-Bridge Interleave

Host Bridge 사이의 interleave 구성

.. SPDX-License-Identifier: GPL-2.0

이 `Inter-Host-Bridge Interleave`의 `cxl-cli` configuration dump는 다음 host 구성을 보여 줍니다.

• CXL root가 하나인 single-socket system입니다.
• CXL Root에는 CXL Host Bridge가 네 개 있습니다.
• 그중 두 CXL Host Bridge에 CXL Memory Expander가 하나씩 연결되어 있습니다.
• CXL root는 두 host bridge에 걸쳐 interleave하도록 구성되어 있습니다.

이 출력은 `cxl list -v`로 생성했으며 `/sys/bus/cxl/devices/`에 노출되는 object 사이의 관계를 설명합니다.

CXL root bus와 downstream port

[
  {
      "bus":"root0",
      "provider":"ACPI.CXL",
      "nr_dports":4,
      "dports":[
          {
              "dport":"pci0000:00",
              "alias":"ACPI0016:01",
              "id":0
          },
          {
              "dport":"pci0000:a8",
              "alias":"ACPI0016:02",
              "id":4
          },
          {
              "dport":"pci0000:2a",
              "alias":"ACPI0016:03",
              "id":1
          },
          {
              "dport":"pci0000:d2",
              "alias":"ACPI0016:00",
              "id":5
          }
      ],

이 부분은 CXL `bus`인 `root0`에 CXL Host Bridge로 연결되는 downstream port 네 개가 있음을 보여 줍니다. `Root`는 platform memory controller에 연결된 하나의 upstream port로 볼 수 있으며, memory controller는 memory request를 이 port로 routing합니다.

`ports:root0` section은 각 downstream port의 구성을 펼쳐 보여 줍니다. 구성되지 않은 port, 즉 ID 0과 1은 이 section에서 생략됩니다.

Host Bridge port1의 downstream port

"ports:root0":[
    {
        "port":"port1",
        "host":"pci0000:d2",
        "depth":1,
        "nr_dports":3,
        "dports":[
            {
                "dport":"0000:d2:01.1",
                "alias":"device:02",
                "id":0
            },
            {
                "dport":"0000:d2:01.3",
                "alias":"device:05",
                "id":2
            },
            {
                "dport":"0000:d2:07.1",
                "alias":"device:0d",
                "id":113
            }
        ],

이 부분은 CXL Host Bridge `port1`에 연결된 사용 가능한 downstream port를 보여 줍니다. 여기서 `port1`에는 `dport1`, `dport2`, `dport113`이라는 downstream port 세 개가 있습니다.

port1의 endpoint5와 endpoint decoder

"endpoints:port1":[
    {
        "endpoint":"endpoint5",
        "host":"mem0",
        "parent_dport":"0000:d2:01.1",
        "depth":2,
        "memdev":{
            "memdev":"mem0",
            "ram_size":137438953472,
            "serial":0,
            "numa_node":0,
            "host":"0000:d3:00.0"
        },
        "decoders:endpoint5":[
            {
                "decoder":"decoder5.0",
                "resource":825975898112,
                "size":274877906944,
                "interleave_ways":2,
                "interleave_granularity":256,
                "region":"region0",
                "dpa_resource":0,
                "dpa_size":137438953472,
                "mode":"ram"
            }
        ]
    }
],

이 부분은 host bridge `port1`에 연결된 endpoint를 보여 줍니다.

`endpoint5`에는 구성된 decoder `decoder5.0`이 하나 있습니다. 이 decoder는 뒤에서 나오는 `region0`과 같은 interleave 구성, 즉 2-way와 256-byte granularity를 사용합니다. 전체 region size는 274877906944 byte이고 이 endpoint가 담당하는 DPA size는 137438953472 byte이며 mode는 `ram`입니다.

다음으로 host bridge 자체에 속한 decoder 구성이 이어집니다.

port1의 host bridge decoder

    "decoders:port1":[
        {
            "decoder":"decoder1.0",
            "resource":825975898112,
            "size":274877906944,
            "interleave_ways":1,
            "region":"region0",
            "nr_targets":1,
            "targets":[
                {
                    "target":"0000:d2:01.1",
                    "alias":"device:02",
                    "position":0,
                    "id":0
                }
            ]
        }
    ]
},

Host Bridge `port1`에는 decoder `decoder1.0`이 하나 있습니다. 유일한 target은 `dport1`인 `0000:d2:01.1`이며, 이 port에는 `endpoint5`가 연결되어 있습니다.

이어서 memory device가 연결된 두 번째 host bridge인 `port3`의 유사한 구성을 보여 줍니다.

Host Bridge port3과 endpoint6

{
    "port":"port3",
    "host":"pci0000:a8",
    "depth":1,
    "nr_dports":1,
    "dports":[
        {
            "dport":"0000:a8:01.1",
            "alias":"device:c3",
            "id":0
        }
    ],
    "endpoints:port3":[
        {
            "endpoint":"endpoint6",
            "host":"mem1",
            "parent_dport":"0000:a8:01.1",
            "depth":2,
            "memdev":{
                "memdev":"mem1",
                "ram_size":137438953472,
                "serial":0,
                "numa_node":0,
                "host":"0000:a9:00.0"
            },
            "decoders:endpoint6":[
                {
                    "decoder":"decoder6.0",
                    "resource":825975898112,
                    "size":274877906944,
                    "interleave_ways":2,
                    "interleave_granularity":256,
                    "region":"region0",
                    "dpa_resource":0,
                    "dpa_size":137438953472,
                    "mode":"ram"
                }
            ]
        }
    ],
    "decoders:port3":[
        {
            "decoder":"decoder3.0",
            "resource":825975898112,
            "size":274877906944,
            "interleave_ways":1,
            "region":"region0",
            "nr_targets":1,
            "targets":[
                {
                    "target":"0000:a8:01.1",
                    "alias":"device:c3",
                    "position":0,
                    "id":0
                }
            ]
        }
    ]
},

`port3`에는 downstream port `0000:a8:01.1` 하나와 `mem1`을 host로 하는 `endpoint6`이 있습니다. endpoint decoder `decoder6.0`은 `region0`에 참여하며 `decoder5.0`과 마찬가지로 2-way, 256-byte granularity, 274877906944-byte region을 decode합니다.

`decoder6.0`의 DPA 범위는 0에서 시작해 137438953472 byte를 담당합니다. Host Bridge decoder `decoder3.0`은 1-way로 동작하며 유일한 target인 `0000:a8:01.1`을 통해 `endpoint6`으로 request를 보냅니다.

Endpoint가 없는 두 Host Bridge

다음 부분은 endpoint가 연결되지 않은 CXL host bridge 두 개를 보여 줍니다.

    {
        "port":"port2",
        "host":"pci0000:00",
        "depth":1,
        "nr_dports":2,
        "dports":[
            {
                "dport":"0000:00:01.3",
                "alias":"device:55",
                "id":2
            },
            {
                "dport":"0000:00:07.1",
                "alias":"device:5d",
                "id":113
            }
        ]
    },
    {
        "port":"port4",
        "host":"pci0000:2a",
        "depth":1,
        "nr_dports":1,
        "dports":[
            {
                "dport":"0000:2a:01.1",
                "alias":"device:d0",
                "id":0
            }
        ]
    }
],

`port2`에는 downstream port 두 개가 있고 `port4`에는 하나가 있지만, 어느 쪽에도 endpoint나 구성된 decoder가 표시되지 않습니다.

root0의 Root Decoder

다음은 `root0`에 속한 `Root Decoder`입니다. 이 root decoder는 downstream port `port1`과 `port3`에 걸쳐 256-byte granularity로 interleave를 적용합니다.

이 정보는 CXL driver가 ACPI CEDT의 CFMWS를 읽어 생성합니다. 원문에는 이 구조 이름이 `CMFWS`로 표기되어 있습니다.

"decoders:root0":[
    {
        "decoder":"decoder0.0",
        "resource":825975898112,
        "size":274877906944,
        "interleave_ways":2,
        "interleave_granularity":256,
        "max_available_extent":0,
        "volatile_capable":true,
        "nr_targets":2,
        "targets":[
            {
                "target":"pci0000:a8",
                "alias":"ACPI0016:02",
                "position":1,
                "id":4
            },
            {
                "target":"pci0000:d2",
                "alias":"ACPI0016:00",
                "position":0,
                "id":5
            }
        ],

`decoder0.0`은 2-way interleave를 사용하며 target position 0에는 `pci0000:d2`의 `port1`, position 1에는 `pci0000:a8`의 `port3`을 둡니다. 두 target ID는 각각 5와 4입니다.

Root Decoder의 Memory Region

마지막은 `Root Decoder` `decoder0.0`과 연결된 `Memory Region`입니다. 이 region은 interleave set 전체의 구성을 설명합니다.

              "regions:decoder0.0":[
                  {
                      "region":"region0",
                      "resource":825975898112,
                      "size":274877906944,
                      "type":"ram",
                      "interleave_ways":2,
                      "interleave_granularity":256,
                      "decode_state":"commit",
                      "mappings":[
                          {
                              "position":1,
                              "memdev":"mem1",
                              "decoder":"decoder6.0"
                          },
                          {
                              "position":0,
                              "memdev":"mem0",
                              "decoder":"decoder5.0"
                          }
                      ]
                  }
              ]
          }
      ]
  }
]

`region0`은 274877906944-byte RAM region이며 2-way, 256-byte granularity로 `commit`된 상태입니다. mapping position 0은 `mem0`의 `decoder5.0`, position 1은 `mem1`의 `decoder6.0`입니다.

따라서 root decoder가 HPA request를 두 host bridge 사이에 나누고, 각 host bridge decoder가 하나의 endpoint를 선택하며, endpoint decoder가 자기 장치의 DPA 절반을 제공하는 구성이 완성됩니다.